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verilog 条件编译命令`ifdef、`else、`endif 的应用

【摘自夏宇闻《verilog设计教程》】一般情况下，Verilog HDL源程序中所有的行都将参加编译。但是有时希望对其中的一部分内容只有在满足条件才进行编译，也就是对一部分内容指定编译的条件，这就是 … Continue reading verilog 条件编译命令`ifdef、`else、`endif 的应用